ARTIKEL & TESTS / AMD Athlon 64 3200+ auf dem Prüfstand

28.11.2003 12:00 Uhr

Prozessoren im Vergleich

In der folgenden Tabelle haben wir die wichtigsten Eckdaten des aktuellen Pentium IV bzw. des Pentium IV Extreme Edition (zusätzlicher Third-Level-Cache von 2 MB) und den drei gängigsten Athlon Varianten von AMD aufgelistet. Wie man sehr schön erkennen kann wurde der L2-Cache beim Athlon 64, im Vergleich zu Athlon XP mit Barton-Kern, verdoppelt, um eine größere Menge Daten zwischenspeichern und schließlich schneller bearbeiten zu können. Mit der doppelten Breite des L2-Interface lässt sich nun auch ein deutlich erhöhter Datendurchsatz erzielen. Des Weiteren hat man die Fest- und Gleitkomma Pipelines (ALU bzw. FPU) noch einmal ausgebaut. Der Umfang der vom Athlon beherrschten Befehle ist natürlich um die Berechnung von 64 Bit Code erweitert worden (AMD64).

	Pentium IV (EE)	Athlon XP	Athlon 64	Athlon 64 FX
Sockel	Sockel 478	Sockel A	Sockel 754	Sockel 940
Front Side Bus	400/533/800 MHz	266/333/400 MHz	integrierter Controller (64 Bit)	integrierter Controller (128 Bit)

Fertigungsprozess	0,13 µm	0,13 µm	0,13 µm SOI	0,13 µm SOI
Kern	Northwood	Thoroughbred/Barton	ClawHammer	SledgeHammer
DIE-Größe	146/131 mm²	84/101 mm²	193 mm²	193 mm²
Transistoren	55,0 Millionen	37,5/54,3 Millionen	105,9 Millionen	105,9 Millionen

L1 Cache	8 KB	64 KB	64 KB	64 KB
L2 Cache	512 KB	256/512 KB	1.024 KB	1.024 KB
L2 Interface	256 Bit	64 Bit	128 Bit	128 Bit
L3 Cache	2.048 KB (EE)	Nein	Nein	Nein

Architektur	20-stufige Pipeline	15-stufige FPU 10-stufige ALU	17-stufige FPU 12-stufige ALU	17-stufige FPU 12-stufige ALU
VCore (Volt)	1,475 1,500 1,525 1,550	1,50 1,60 1,65	1,5	1,5
HyperThreading	Ja	Nein	Nein	Nein
Befehlssätze	MMX, SSE, SSE2	MMX, 3DNow!(+), SSE	MMX, 3DNow!(+), SSE, SSE2, x86-64	MMX, 3DNow!(+), SSE, SSE2, x86-64

Folgend nun noch ein paar Aufnahmen des neuen Athlon 64 3200+ von Hersteller AMD. Zum Vergleich haben wir noch einen Athlon XP mit gleichem P-Rating (3200+) abgebildet, um die Unterschiede in Größe und Aussehen der beiden CPU-Generationen noch einmal zu verdeutlichen. Trotz fast doppelt so vieler Transistoren und einer viel größeren Oberfläche, ist der Athlon ein wenig kleiner geworden. Mehr über den nun zusätzlich noch integrierten Speichercontroller erfahren sie im folgenden Abschnitt.

Speichercontroller und Kompatibilität

Ein weitere sehr entscheidende Neuerung des AMD Athlon 64 ist der nun in den Prozessor integrierte Speichercontroller. Somit lassen sich die Latenzzeiten (Zugriffszeit auf Speicheradressen in Nanosekunden) deutlich senken und gleichzeitig die Performance steigern. Allerdings muss der integrierte Controller nicht immer von Vorteil sein, da dieser beispielsweise mit neuen Speichertechnologien (im nächsten Jahr DDR-II) inkompatibel ist und somit wieder eine externe Lösung zum Einsatz kommen muss. Hier herrschen innerhalb der K8-Serie jedoch wiederum Unterschiede, da der Athlon 64 nur über ein 64 Bit breites Speicherinterface verfügt und somit nur über ein so genanntes Single-Channel Interface. Hier hat die FX-Variante klar die Nase vorne, da das Interface bei der Sockel 940 CPU 128 Bit breit ist und somit deutlich mehr Daten pro Durchlauf transportieren kann (theoretisch doppelt soviel). Über die Anbindung des Speichers und die Verbindung von North- und Southbridge werden wir auf den nächsten Seiten noch ein paar Worte verlieren, wenn wir die verschiedenen Chipsätze unter die Lupe nehmen.

Grundlegend unterschiedlich ist auch die Speicherverwendung der beiden Athlon 64 Derivate, da der normale Athlon 64 auf herkömmlichen DDR (Double Data Rate) Speicher mit bis zu 200 und mehr MHz (DDR400 bzw. PC3200) und der Athlon 64 FX auf Registered DDR-RAM setzt. Der Vorteil von ECC-Module liegt zwar nicht in den Kosten, doch vielmehr in der Sicherheit von Daten. Der Error Correction Code Speicher übermittelt pro Datenversand zusätzliche Paritätsbits (64 Bit pro Modul + 8 Bit Parität), welche die zu übertragenden Daten auf Parität bzw. auf Gültigkeit überprüfen. Paritätsbits sind so genannte Kontrollbits, die eine Bitfolge als gerade oder ungerade deklarieren (gerade oder ungerade Anzahl von "1"). Durch das horizontale und vertikale Überprüfen der Parität lassen sich fehlerhafte Bits eindeutig aufweisen. Somit ist es letztlich möglich 2 Bit Fehler zu erkennen und 1 Bit Fehler sogar zu beheben und die Daten korrekt zu übermitteln. Ein 2 Bit Fehler erfordert natürlich die Neuübertragung des betroffenen Bursts (Reihe von Bits). Soweit dieser kleine Exkurs aus der Elektro- und Informationstechnik.

Autor: Patrick von Brunn

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